TESTIRANJE DIGITALNIH KOLA
Na slici 6 je prikazan dijagram toka razvoja testa za digitalne sisteme.
Da bi bilo moguce izvesti simulaciju gresaka I automatsko generisaje testa neophodno je opisati kolo na neki nacin. Analogni modeli (npr Ebers-Moll) su suvise detaljni za potrebe digitalnih simulatora tako da se za ove potrebe koriste sledeci modeli:
- switch-level model - popularan za MOS aplikacije, algoritmi za resavanje switch-level aplikacija imaju mogucnost simulacije s-a-0 i s-a-1i stuck-at open gresaka I tacno predvidjanje ponasanja
Next slide
Previous slide