dr Dejan Mirković, dr docent
Katedra za Elektroniku, LEDA laboratorija

Projektovanje (Digitalnih) Integrisanih Kola

• Modul: ELK, EKM.

• Rezime: Osnove CMOS procesa. Maske za fabrikaciju. Fizička pravila projektovanja. Simboličko projektovanje. Električna karakterizacija ćelija. Kompromis između brzine, potrošnje i površine. Potpuno projektovanje po narudžbini. Ekstrakcija parametara, verifikacija posle generisanja lejauta. ERC i DRC. Projektovanje zasnovano na ćelijama. HDL opis. Verifikacija. Automatska sinteza. Predviđanje kašnjenja, potrošnje i površine integrisanog kola. Razmeštaj i povezivanje. Planiranje površine. Integritet signala. Projektovanje veze napajanja. Projektovanje veze takta za prevenciju efekta clock-skew. Prevencija problema preslušavanja. Prevencija efekta antena. Raspored stopica.

• Literatura:

  [1] Branko L. Dokić, Predrag M. Petković. Analiza i projektovanje CMOS Digitalnih Integrisanih Kola, Akademska misao Beograd, 2017.

  [2] Jan M. Rabaey, Anantha P. Chandrakasan, and Borivoje Nikolic. Digital integrated circuits: a design perspective. Vol. 2. Englewood Cliffs: Prentice hall, 2002.

  [3] Neil HE Weste and David Harris. CMOS VLSI design: a circuits and systems perspective. Pearson Education India, 2015.

• Dodatna literatura:
  • Rad sa udaljenim host računarom
  • Cadence Virtuoso hands-on session
  • Cadence NCsim, Genus, Innovus, Virtuoso hands-on session
  • Karakterizacija kompleksnog gejta (testbenč, simulacija)
  • MATE desktop preko X2Go - Screensaver problem
  • Karakterizacija kompleksnog gejta (definicije, pobudni signali)
  • MGC Pyxis GDK 130nm Digital ASIC flow
  • IEEE standard Verilog hardware description language - IEEE Std 1364-2001
  • Verilog vežbe
  • Quartus Tcl skript za sintezu
  • Verilog @ ASIC World
  • Verilog @ HDL Works
  • Verilog @ HDL Express
  • Online VERILOG Compiler IDE
  • The Designer's Guide to SPICE and Spectre
  • Berkeley SPICE
  • NGspice
  • SPICE Commands Summary
• Sadržaj kursa po nedeljama:

  A. HDL Projektovanje na bazi standardnih ćelija
  (Miona Andrejević Stošović)

  Nedelja  1

  • Uvodni čas: Upoznavanje sa sadžajem kursa, načinom ocenjivanja itd.

  Nedelja  2

  • Predavanja: Uvod u Verilog; modul; sintaksna pravila; komentari; izvorni fajlovi; kompajliranje; tipovi podataka; operatori; initial i always blok.

  • Vežbe: Rad u 'NIX OS putem konzole/terminala; organizacija radnog okruženja; korišćenje logičkog simulatora; prvi Verilog program; automatizacija procesa simulacije (.do fajl).

  Nedelja  3

  • Predavanja: Registri; Memorije; iskazi za kontrolu toka izvršenja; function i task konstrukcije.

  • Vežbe: Logički i aritmetički operatori; zavisnost rezultata od veličine operanada; dodeljivanje vrednosti registrima i memorijama; pisanje Verilog kôda na osnovu pseudo-kôda (specifikacije).

  Nedelja  4

  • Predavanja: Konkurentni procesi; timing kontorle; blocking dodeljivanje; event-driven simulacija.

  • Vežbe: Tehnike semplovanja signala (@, #); lista osetljivosti; Blocking(Non-Blocking) dodeljivanje; prikazivači talasnih oblika (Waveform viewers).

  Nedelja  5

  • Predavanja: Non-blocking dodeljivanje; višestruki drajveri (wire); kontinualno dodeljivanje (assign); model inercionog kašnjenja; jačine (strengths).

  • Vežbe: Instanciranje i povezivanje modula; bidirekcioni port (inout); paramterizacija modula (defparam, #); implicitno (eksplicitno) prenošenje portova i parametara; bihevioralni i strukturni (primitive) opis; uticaj `timescale direktive na rezoluciju kašnjenja i vreme simulacije.

  Nedelja  6

  • Predavanja: Hijerarhijska dekompozicija; instanciranje modula; interfejs (pinovi); timescale i formatiranje vremena; parametri; primitive.

  • Vežbe: Procedure za monitoring vrednosti signala ($write, $strobe, $monitor); rad sa nizovima karaktera; upis/čitanje fajlova ($f[open|close|read|write|...], $readmem[b|h]); opis kombinacionih kola; opis sekvencijalnih kola; testbenč; sinteza (optimizacija kašnjenja); logička sinteza i post-synthesis simulacija.

  Nedelja  7

  • Predavanja: Šta je projektovanje integrisanih kola (IC)?; stilovi projektovanja; nivoi apstrakcije; klasifikacija integrisanih kola; cena; prinos (yield); metrike za ocenu performansi integrisanog kola (pouzdanost, brzina, potrošnja).

  • Vežbe: Implementacija; automatski razmeštaj (floor-plan); pozicioniranje portova; povezivanje (routing); kreiranje projekta, podešavanje tehnoloških fajova, sinteza šematika, kreiranje lejauta.

  • HDL Projekat: Kreiranje sitetazibilnog Verilog HDL opisa zadatog digitalnog bloka.

  B. STDC potputno porjektovanje po narudžbini
  (Dejan Mirković)

  Nedelja  8

  • Predavanja: Proces proizvodnje integrisanih kola; vejfer (wafer); fotolitografija; pravila projektovanja (DRC/LVS/PEX(QRC) rule deck); enkapsulacija integrisanih kola (packaging); trendovi CMOS tehnolškog procesa.

  • Vežbe: Upoznavanje sa tehnološkim fajovima (Process Design Kit-PDK) i CAD alatima za projektovanje IC na tranzistorskom nivou; projekat; biblioteka; ćelije; prikazi; SPICE simulacija; post-procesiranje rezultata simulacije (Waveform viewers/calculators).

  Nedelja  9

  • Predavanja: Ponašanje poluprovodničkih strukutra u CMOS tehnologiji pod različitim uslovima polarizacije iz ugla projektanta kola; pn spoj; direktna (inverzna) polarizacija; kapacitivnost pn spoja; MOS-FET tranzistor; formiranje kanala; kapacitivnosti MOS-FET tranzistora; modelovanje.

  • Vežbe: Modeli u PDK; SPICE primeri.

  Nedelja 10

  • Predavanja: Veze na fizičkom nivou; kapacitivnost veza; otpornost veza; induktivnost veza; veze na visokim frekvencijama; električni modeli mreža sa skoncentrisanim (Lumped) i raspodeljenim (Distributed) parametrima; modelovanje kašnjenja veza.

  • Vežbe: Transmisiona linija; RC mreža; Elmorova (Elmore) formula kašnjenja; SPICE model veze.

  Nedelja 11

  • Predavanja: CMOS invertor; statička, naponsko-naponska, prenosna karakteristika (Voltage Transfer Characteristic-VTC); margine šuma; napon praga CMOS invertora; dinamičke karakteristike; propagaciono kašnjenje; logička (električna) efikasnost, potoršnja; komponente snage disipacije; skaliranje.

  • Vežbe: Analize prvog reda; propagaciono kašnjenje; niz invertora; optimizacija propagacionog kašnjenja (potrošnje); SPICE primeri.

  Nedelja 12

  • Predavanja: Statička CMOS kola; realizacija kombinacione mreže sa više ulaza na tranzistroskom nivou; logička (električna) efikasnot kompleksnih gejtova; kritična putanja.

  • Vežbe: Primeri kompleksnih gejtova; dimenzionisanje tranzistora; optimizacija kašnjenja kritične putanje; verfikacija ćelije SPICE simulacijom.

  Nedelja 13

  • Predavanja: Potrošnja kompleksnih CMOS gejtova; prekidačka aktinost (switching activity); minimizacija potrošnje.

  • Vežbe: Kreiranje lejauta kompleksng gejta; ekstrakcija potrošnje i kašnjenja; karakterizacija standardne ćelije.

  Nedelja 14

  • Predavanja: CMOS Layout stndardne ćelije, stik dijagram, optimzacija rasporeda traniztora u lejautu (Consistent Euler path).

  • Vežbe: CAD za kreiranje lejauta CMOS gejta; ekstrakcija parazitnih komponenti; post-lejaut simulacija.

  • STDC Projekat: Projektovanje i verifikacija standardne ćelije na tranzistorskom nivou.